作者:Atul Patel,德州儀器 (TI)

近年來,通信設備廠商和消費類電子產品系統(tǒng)開發(fā)商一樣,不得不應對其系統(tǒng)必須要處理和傳輸?shù)臄?shù)據(jù)量成指數(shù)倍增長的問題。系統(tǒng)設計人員現(xiàn)在發(fā)現(xiàn),一些用于在其系統(tǒng)中進行數(shù)據(jù)傳輸?shù)膫鹘y(tǒng)數(shù)據(jù)傳輸方法(該方法經過驗證且非常有效)對于其系統(tǒng)必須為之服務的數(shù)據(jù)速率而言,不再行之有效。這些系統(tǒng)的帶寬要求通常可以超過每秒數(shù)千兆。

相當長的一段時間里,系統(tǒng)設計人員均使用大量由單端信號技術組成的鏈路,例如:晶體管-晶體管邏輯 (TTL) 和 LVTTL(低壓 TTL)。在那個時候,TTL 技術提供了一種在應用中傳輸數(shù)據(jù)的簡易、低成本的解決方案。隨著時間的推移,系統(tǒng)中的數(shù)據(jù)速率要求不斷增長,設計人員為了獲得其應用所需要的數(shù)據(jù)吞吐量而簡單地增加信號通道的數(shù)量。這種并行通道調節(jié)方法僅僅給設計人員提供了一種滿足其數(shù)據(jù)傳輸需要的臨時解決方案。由于系統(tǒng)大小、成本以及功耗開始成為重要的設計要求,于是系統(tǒng)設計人員便開始運用差動信號技術,例如:發(fā)射極耦合邏輯 (ECL)/正向發(fā)射極耦合邏輯 (PECL) 和低壓差動信號 (LVDS)。

這些差動信號技術,可以使設計人員能夠增加每一條數(shù)據(jù)通道的頻率,同時保持信號完整性并將其功率預算控制在一定范圍之內。差動信號技術給并行數(shù)據(jù)總線帶來了新的活力。但是,由于數(shù)據(jù)速率的增長與日俱增,就算是并行差動信號技術方法也無法跟上現(xiàn)代通信和消費類應用對帶寬要求的步伐。現(xiàn)在,同應對小型化要求一樣,系統(tǒng)設計人員不得不增加其系統(tǒng)的數(shù)據(jù)吞吐量,提高功耗(特別是對便攜式應用而言)、故障安全和服務質量的要求。

對系統(tǒng)數(shù)據(jù)鏈路的眾多要求日漸提高,在此情況下,許多設計人員都轉向采用串行器/解串器 (SerDes) 技術,作為其過去使用的并行信號技術的理想替代解決方案。通過使用SerDes技術,數(shù)據(jù)鏈路設計人員可以解決困擾現(xiàn)代高速數(shù)據(jù)鏈路設計的主要問題。這些主要問題包括:

·信號完整性

·功耗和散熱(散熱性能)

·板級空間占用

·冗余和故障安全實施

為了更好地理解 SerDes 技術給現(xiàn)代高速數(shù)據(jù)鏈路設計帶來的好處,讓我們來了解一下 SerDes 技術是如何解決上述重要問題的。

信號完整性

幾乎在所有系統(tǒng)的數(shù)據(jù)鏈路設計中,保持信號完整性都是其重要組成部分之一,在數(shù)據(jù)速率開始增高至每秒一千兆以上時,保持信號完整性就顯得更為重要。在大多數(shù)情況下,信號完整性問題會導致數(shù)據(jù)損壞,而數(shù)據(jù)損壞又會導致系統(tǒng)性能降低,或者應用功能的徹底失效。在并行數(shù)據(jù)鏈路實施中,諸如信號抖動、信號衰減以及通道間延遲差 (channel-to-channel skew) 的問題僅僅是能夠導致并行數(shù)據(jù)鏈路信號完整性問題的少數(shù)幾種情況。

在信號抖動的情況下,單端信號技術均較容易受到噪聲的影響,因為在差動信號電路中通常沒有共模噪聲抑制功能。系統(tǒng)中各種噪聲源通常以信號抖動的形式出現(xiàn),進而導致數(shù)據(jù)比特誤差。當數(shù)據(jù)速率超過每秒一千兆時,尤為如此。在更高數(shù)據(jù)速率時,當單位間隔(占一個數(shù)據(jù)比特的時間)縮短時,時序裕度變得更小。

當使用差動信號技術的并行方法克服了一些出現(xiàn)在單端實施中的信號完整性問題時,其在面對諸如由并行數(shù)據(jù)線之間的不匹配引起的通道間延遲差問題時卻有點力不從心。這種不匹配可以導致數(shù)據(jù)比特以非確定性次數(shù)到達目的端,從而導致出現(xiàn)數(shù)據(jù)比特誤差和系統(tǒng)時間誤差。同樣地,不管是否使用了單端或差動信號技術,大多數(shù)并行信號方法通常不對傳輸?shù)男盘栠M行編碼。編碼可以用于提供直流平衡和轉換密度。在沒有使用編碼方案的情況下,單個數(shù)據(jù)鏈路的數(shù)據(jù)變得易受數(shù)據(jù)模式的影響,該數(shù)據(jù)模式會出現(xiàn)一個“一”或“零”(數(shù)據(jù)運行周期問題)的長時間運行。通常,運行周期問題會導致數(shù)據(jù)比特的丟失。

通過使用 SerDes 技術,系統(tǒng)設計人員可以減少已經確認的大量信號完整性問題帶來的影響。千兆 SerDes 采用了低壓晶體管-晶體管邏輯 (LVTTL) 并行接口,以輕松地實現(xiàn)與現(xiàn)有并行數(shù)據(jù)源以及使用諸如電流模式邏輯 (CML) 或電壓模式邏輯 (VML) 技術的高速差動串行 I/O 的連接。在大多數(shù)情況下,SerDes 器件均內置了數(shù)據(jù)編碼和解碼功能。這些編碼機制通常使用業(yè)界標準算法(例如:8b/10b 編碼)或變異算法(例如:4b/5b)。編碼方法(例如:8b/10b)有助于確保串行數(shù)據(jù)流實現(xiàn)直流平衡,因此更不易受到前面已作討論的運行周期問題的影響。另外,SerDes 還將時鐘嵌入到了串行化的數(shù)據(jù)輸出中,并對串行接收數(shù)據(jù)進行時鐘數(shù)據(jù)恢復。通過使用這種方法,時鐘信息可以隨數(shù)據(jù)一并傳輸,而并非和并行數(shù)據(jù)鏈路方法的情況一樣將時鐘信息放在一條單獨的數(shù)據(jù)線中進行傳輸。

如上所述,信號完整性問題與單端及差動并行高速信號方法有著密切的聯(lián)系,而在當今的電子系統(tǒng)中使用 SerDes 器件來實施數(shù)據(jù)鏈路,則有助于將信號完整性問題最小化。

功耗與散熱

現(xiàn)代電子系統(tǒng)設計在其實施方面功能正變得日益豐富,與此同時,其尺寸變得更小、功耗更低。事實上,對于當今的許多電子系統(tǒng)而言,外形尺寸和電池使用壽命均為重要的應用參數(shù)。系統(tǒng)尺寸的壓縮與散熱性能密切相關。出色的電源管理設計和散熱管理為一個全面的系統(tǒng)級綜合因素的結果,通常會被看作是系統(tǒng)劃分的組成部分。

系統(tǒng)設計人員已經可以在降低其整體功耗要求方面邁出了一大步(主要體現(xiàn)數(shù)據(jù)接口層)。明確地來講,也就是系統(tǒng)設計人員已經可以在他們的系統(tǒng)中用基于 SerDes 的數(shù)據(jù)鏈路來替代單端或者差動并行數(shù)據(jù)總線。這種方法極大地降低了系統(tǒng)功耗要求,同時能夠將系統(tǒng)設計調節(jié)至更高的數(shù)據(jù)速率。

例如,通信系統(tǒng)設備的數(shù)據(jù)總線設計人員已經成功地運用 SerDes 技術來增加系統(tǒng)端口密度,同時保持功耗和散熱預算在可控范圍內。以在背板上傳輸 10 千兆的數(shù)據(jù)所需要的功耗為例(見圖 1 和圖 2)。傳統(tǒng)的并行方法每個方向需要 ~16 條 LVDS 信號技術通道。因此,全雙工環(huán)境需要使用 ~32 條 LVDS 通道(工作在 ~622 Mbps 下)。假定為一般的 LVDS 緩沖器功耗數(shù)量,那么僅該數(shù)據(jù)信號所需要的全部功耗就為 ~2W。

除了功耗以外,與基于 SerDes 的方法相比,板級空間的占用量也非常之大。 SerDes 方法利用 10GbE XAUI SerDes 技術,該技術提供四個運行于  Gbps、帶有嵌入式時鐘的全雙工鏈接。一般而言,現(xiàn)代 XAUI SerDes 器件可提供 1W 以內的功耗。同并行 LVDS 方法相比,可節(jié)省 50% 的功耗。在那些需要支持多 10 Gbps 鏈接的系統(tǒng)中,使用 SerDes 技術的優(yōu)勢甚至更為明顯。使用 SerDes 技術可以使通信系統(tǒng)設計人員能夠極大地增加系統(tǒng)端口數(shù)量,同時保持系統(tǒng)功耗和散熱在可控范圍內,此外,還降低了系統(tǒng)的尺寸,以滿足市場需求。

圖 1 帶 32 線差動 LVDS 數(shù)據(jù)的萬兆背板

圖 2 帶 8 線差動高速數(shù)據(jù)的萬兆背板

板級空間占用及系統(tǒng)尺寸

對于當今的許多電子器件來說,外形尺寸都是整個設計目標中的一個重要部分。對系統(tǒng)設計人員而言,達到目標外形尺寸的一個重要組成部分是電路板設計。特別是,組成系統(tǒng)電子設計的集成電路對于板級空間的占用。

近年來,通過將系統(tǒng)數(shù)據(jù)鏈路設計從以前的并行實施改為使用 SerDes 技術的串行實施,系統(tǒng)設計人員已經可以降低板級空間的占用。在當今的手持終端設備(例如:手機和便攜式娛樂和通信設備)中使用 SerDes 技術就是一個很好的例子。如今的便攜式娛樂和通信設備要求將高分辨率圖像和視頻數(shù)據(jù)從中央視頻處理器傳送到一個液晶顯示屏進行顯示。使用傳統(tǒng)的并行數(shù)據(jù)鏈路設計方法要求電路設計人員要給大體積并行連接器分配空間,同時還要在電路板上給信號分配路由空間(見圖 3)。相比之下,基于 SerDes 技術的串行鏈路設計方法只需要一個體積小很多的串行連接器,并且需要分配給數(shù)據(jù)信號的路由空間也非常小。在該實例中顯示,使用 TI 的移動 Flatlink 3G SerDes SN65LVDS301/302,除了能夠帶來設計人員想要的功耗降低以外,還可以使設計人員能夠節(jié)省相當多的板級空間。Flatlink 3G SerDes 有助于將并行總線從高達 27 比特減少至僅僅三個 sub-LVDS 信號差動通道。這種節(jié)省可以直接影響封裝的類型,對于當今的便攜式娛樂和通信設備來說,這是可以做到的。

圖 3 Flatlink 3G SerDes 和并行信號實施

冗余和故障安全實施

當今的通信和任務關鍵的計算系統(tǒng)需要向終端用戶提供一種高可靠性。在許多情況下,系統(tǒng)中斷會使終端用戶損失數(shù)百萬美元的收入,從而降低了用戶滿意度,在某些情況下,還會帶來安全風險。由于這些原因,通信和企業(yè)計算系統(tǒng)的設計人員將系統(tǒng)可靠性作為其整個系統(tǒng)設計目標的一個重要組成部分。

應該將系統(tǒng)可靠性盡可能地全面滲透到系統(tǒng)設計的方方面面。特別值得注意的方面是系統(tǒng)關鍵組件之間的數(shù)據(jù)鏈路。這些數(shù)據(jù)鏈路可以采取背板線跡、點對點線纜連接以及通過銅線跡連接的點對多點數(shù)據(jù)鏈路的形式。這些只是通信系統(tǒng)中使用的數(shù)據(jù)鏈路類型的幾個例子。通常,一旦主數(shù)據(jù)通路功能異常,那么設計人員便可識別出其需要冗余通路的系統(tǒng)關鍵數(shù)據(jù)通路。這些故障安全通路容許設計人員對系統(tǒng)固件進行預編程,以便在主通路功能異常時切換至冗余通路。

如果設計人員使用一個并行信號方法來實施其主數(shù)據(jù)通路,那么創(chuàng)建冗余備份鏈路就需要相同數(shù)量的數(shù)據(jù)鏈路。在通過使用 32 條通道(全雙工)的 LVTT 信號實施 2.5 Gbps 鏈路的情況下,除了可能需要的時鐘和控制信號以外,另外還需要 32 條信號通道來實施冗余鏈路。但是,如果數(shù)據(jù)鏈路是通過使用 SerDes 技術方法實施的,那么添加一個冗余鏈路就簡化為另外添加一個 SerDes ,其只需要使用兩個差動信號通道(對于全雙工而言)。

如果一個系統(tǒng)包含多個需要被復制的關鍵高速數(shù)據(jù)鏈路,那么使用基于 SerDes 數(shù)據(jù)鏈路的影響對于并行數(shù)據(jù)鏈路是相當大的。SerDes 技術方法具有為系統(tǒng)設計人員節(jié)省板級空間的潛力,使功耗要求易于管理,同時還有助于設計人員在散熱包絡 (thermal envelope) 的范圍內設計他們的系統(tǒng)。在實施故障安全和冗余時,適用于許多類型通信系統(tǒng)數(shù)據(jù)鏈路的串行鏈接方法通常是最佳的選擇。在一個系統(tǒng)中,用于高數(shù)據(jù)吞吐量鏈路的基于 SerDes 的數(shù)據(jù)鏈路是設計人員管理和實施其系統(tǒng)可靠性要求整體戰(zhàn)略的一個關鍵組成部分。

結論

給出的這些實例表明,運用基于 SerDes 的串行鏈路來實施關鍵的高速系統(tǒng)數(shù)據(jù)總線可以對整個系統(tǒng)設計及其性能產生極大的影響。隨著包括便攜式手持終端設備和大型網(wǎng)絡設備在內的系統(tǒng)的發(fā)展,其將支持更高的數(shù)據(jù)吞吐量,功耗更低,可靠性也更高,并且在大多數(shù)情況下均可支持更小的外形尺寸。所有這些宏觀系統(tǒng)要求就是設計人員應該將基于 SerDes 的數(shù)據(jù)鏈路看作是解決其有可能要面對的數(shù)據(jù)鏈路問題的關鍵組成部分的重要原因。