在日前舉行的EDA行業(yè)高峰會上,設(shè)計公司首席執(zhí)行官絞盡腦汁要推出成本和性能折衷的方案,尋求跟上并推動摩爾定律發(fā)展的利器。

Cadence Design Systems公司首席執(zhí)行官Ray Bingham在歐洲設(shè)計自動化和測試大會上發(fā)問,“我們能讓芯片制造得更小和更高速,但是我們能否使芯片成本降低？”降低成本的革新設(shè)計日益受到業(yè)界關(guān)注,他指出,在客戶、競爭者和大學(xué)間建立合作研發(fā)機制,是一種非常有效的方式。

設(shè)計重用和將外部IP引入開發(fā)也同樣可以將高級芯片的設(shè)計成本降低,明導(dǎo)公司(Mentor Graphics)首席執(zhí)行官Wally Rhines認為,采用這些方法,設(shè)計成本可以從“上千萬美元降到幾百萬美元。”

更多使用自動化也被認為是減少研發(fā)費用的可行途徑,但新思科技(Synopsys)首席執(zhí)行官Aart Geus告誡,EDA行業(yè)模型僅適用于18個月。