NEC研究人員開(kāi)發(fā)出一種工作在10GHz的電路并行時(shí)鐘方法,能夠獨(dú)立于芯片的工作頻率設(shè)置時(shí)鐘頻率。該方法使工作頻率能夠持續(xù)增加,而不受通常與時(shí)鐘頻率提高而引起的自然信號(hào)衰減和可靠性問(wèn)題所困擾。

提供與并行處理數(shù)據(jù)不同的并行時(shí)鐘電路在于并行時(shí)鐘電路應(yīng)用于時(shí)序,將時(shí)鐘信號(hào)每一次“時(shí)序漂移”最小化。這能夠有利于研制出更大尺寸的系統(tǒng)級(jí)芯片。

NEC研究人員在國(guó)際固態(tài)電路會(huì)議(ISSCC)上發(fā)布的一篇論文詳細(xì)介紹了并行時(shí)鐘如何提供IP內(nèi)核同步但具有不同工作頻率的無(wú)縫SoC。一枚芯片可能有1個(gè)適于串行處理且工作頻率為10GHz的IP內(nèi)核,和4個(gè)在相同時(shí)鐘信號(hào)下適于并行處理且工作頻率為2.5 GHz 的IP內(nèi)核。

研究人員稱(chēng),測(cè)試芯片采用微米CMOS工藝制造,時(shí)鐘線分配到5個(gè)部分,每一部分由一個(gè)緩沖和3毫米互連組成。與傳統(tǒng)時(shí)鐘分配相比,當(dāng)采用四相并行時(shí)鐘時(shí),這些緩沖能減小85%的時(shí)鐘偏移。并行時(shí)鐘采用了兩相鎖存和兩個(gè)推挽配置的多相位觸發(fā)電路。