NEC研究人員開發出一種工作在10GHz的電路并行時鐘方法,能夠獨立于芯片的工作頻率設置時鐘頻率。該方法使工作頻率能夠持續增加,而不受通常與時鐘頻率提高而引起的自然信號衰減和可靠性問題所困擾。

提供與并行處理數據不同的并行時鐘電路在于并行時鐘電路應用于時序,將時鐘信號每一次“時序漂移”最小化。這能夠有利于研制出更大尺寸的系統級芯片。

NEC研究人員在國際固態電路會議(ISSCC)上發布的一篇論文詳細介紹了并行時鐘如何提供IP內核同步但具有不同工作頻率的無縫SoC。一枚芯片可能有1個適于串行處理且工作頻率為10GHz的IP內核,和4個在相同時鐘信號下適于并行處理且工作頻率為2.5 GHz 的IP內核。

研究人員稱,測試芯片采用微米CMOS工藝制造,時鐘線分配到5個部分,每一部分由一個緩沖和3毫米互連組成。與傳統時鐘分配相比,當采用四相并行時鐘時,這些緩沖能減小85%的時鐘偏移。并行時鐘采用了兩相鎖存和兩個推挽配置的多相位觸發電路。