隨著工藝技術朝著90納米以下轉移,為了確保硅片的一次成功和可接受的量產良品率,對模型,工具和設計流程都提出了與以往明顯不同的要求。為了充分考慮在制造過程中影響良品率的因素,如化學金屬處理(CMP)、次波長光刻效應以及工藝變化敏感度,必須建立新的器件和互連模型,并進一步細化現有的器件和互連模型,以便對現有的設計方法進行擴充,創建更為精確的參數提取方法。

因為制造工藝效應對硅片電學性能的影響越來越大,所以在IC開發的早期階段,設計者就需要對可制造性設計(DFM)技術的應用給予更多的關注。半導體廠商已經意識到如果在產品前端開發時沒有充分考慮到制造工藝效果,那么就會導致后端硅片生產失敗,即便在最好的情況下,也會導致硅片無法充分利用先進的制造工藝。

圖1:在納米工藝中,
與性能相關的因素已經成為
影響硅片良率的決定因素。
[資料來源:International
Business Solutions,《全球系統集成
電路(ASSP/ASIC)服務管理報告》,
2004年5月]

為了應對與制造過程相關的新問題,需要從最根本的設計層面進行調整。比如,在應用納米技術之前,傳統的單元式設計方法是在庫的基礎上成功搭建的,這些庫只具有為數不多的不同的Process Corner的特征。而在納米節點,工藝變化和電學效應會同時影響芯片的性能,這樣一來,通過傳統方法創建的設計方案在就不再勝任,因為傳統的建模技術和分析方法沒有考慮到這些效應,因而會降低設計者預測硅片性能的能力。即使設計者采用了合理的時序和布線冗余,也不能確保硅片功能正常,甚至導致硅片設計失敗。

為了應對新的納米效應,IC設計者需要采用新的方法,以便通過功能增強的設計流程,工具和模型對現有設計能力進行擴展,從而確保設計者能夠在納米工藝中以可靠的方式預知硅片性能。

納米效應

在更先進的工藝節點中,影響整體良品率的因素越來越多。實際上,與設計相關的問題對納米級硅片良品率的影響已經越來越大,超過了工藝因素和新出現的光刻效應(圖1)。

在納米設計中,工程師所面臨的漏電流更大,這樣一來就增加了整體功耗。另外,在較精密的尺寸下使用較低的電源電壓會導致較低的噪聲容限,從而增加了設計對信號完整性(SI)問題如串擾和耦合的敏感性。與此同時,在密布的互連中,更高的時鐘頻率也意味著信號的頻率更高,寄生效應會增加,從而使信號完整性對電路時序和功能的影響加大。所以業界研究人員發現大部分量品率問題都與互連相關也就不足為怪了。

如果要通過設計來解決這些問題,會讓問題變得更為復雜。比如說,為了解決時鐘頻率增加的問題,設計者要進一步嚴格設計參數,從而會增加設計周期。與此同時,硅片上高密度的功能布線增加了精確建模的難度,從而使模擬結果越來越嚴重偏離實際硅片性能。并且,在單位功能電路的面積不斷縮小的情況下,設計者要處理的器件參數統計變化情況也越來越棘手,因為此時器件參數變化值和工藝標準偏差一般都會增加。

圖2:納米效應的影響日益增加,從
而使采用傳統開發方法設計的硅片失
敗風險越來越大。

針對各種納米效應的累計效果,半導體廠商們發現只有40%多一點的納米設計能夠按照預期進行操作,如果要獲得與可接受的良品率和性能,那么60%多的設計都需要重新進行掩膜投片。現在有趨勢表明:在小于90納米的技術節點中,設計的成功率甚至更低(圖2)。

在這種情況下,重新投片顯著增加了生產成本,尤其是納米節點中的成本。例如,一個生產130納米器件的典型半導體公司要為設計付出1,000萬美元或者更多,為掩膜支付75萬美元到100萬美元。而在90納米節點中,單是掩膜成本就要增加25~50%。在這些直接成本增加的同時,鑒于上市時間推遲,取得利潤的時間會減少。并且因為上市時間被推遲,在產品周期隨日新月異的消費需求而縮短、市場空間亦不斷受到擠壓的情況下,產品銷售量也會降低,從而使最終收入減少。

考慮到生產和設計環節之間已經越來越密不可分,毫無疑問,那些定位于硅片供應鏈上單一環節的單點式戰略將不能有效地解決日益突出的可制造性設計問題。相反,我們應該采取更合適、更為全面的方法,使其涵蓋IC開發各個階段,其中的第一步就是IC設計本身。

設計的影響

納米效應在很大程度上左右著IC開發,這些效應會影響到設計風格、設計尺寸、生產過程以及硅片良品率。隨著市場需求的快速變化,設計的復雜度日益增加。根據市場需求,混合信號電路不斷增加,硅片的功能也不斷增強。與此同時,因為市場空間不斷受到擠壓,開發進度更要緊鑼密鼓,在這種情況下,知識產權(IP)的作用會越來越重要。

在設計層面上,隨著電源電壓的降低和設計者對功耗關注程度的增加,低功耗策略越來越受到人們的重視。設計者不斷采納相關策略以降低功耗,比如把一個IC內的區域整塊切換到低功耗等待模式。

在大型高速芯片中,要求設計者不斷改良時鐘分配方案。隨著納米效應影響的日益加深,設計者需要采用更為有效的時鐘分配方法,以便能夠在大型設計中控制時鐘偏移,并增強與電壓降和信號完整性相關的電源網絡的穩定性。

圖3:在更低的電源電壓下,傳統的
線性降額方法的準確性下降。

即便設計者考慮到了這些問題,制造過程對電路性能的影響還是有增無減。除非充分考慮了下游的相關要求,否則光刻效應會對電路行為造成很大的影響,甚至導致重新投片。除此之外,在銅工藝中,因為化學機械拋光(CMP)而導致的電阻變化會導致時序偏差,從而影響到硅片的性能和功能。

除了對電路性能所造成的顯著影響以外,這些效應還會直接影響到設計過程。設計規模不斷擴大,附加設計數據不斷增加,在這種情況下,為了對設計進行精確分析,并處理好可制造性設計問題,就要處理越來越多的數據。進而,在大型電路設計組中,工具載入時間和運行時間都會增加,即便在設計者需要對大型電路進行更多類型的快速深入分析的情況下也概莫能外。

在這種環境下,簡單的可制造性技術,如冗余過孔插入,在納米設計中已經不能滿足更廣泛的方法的需要。相反,現在出現的可制造性設計是基于功能增強的設計流程而展開的,這些設計利用了與制造過程密切相關的工具和周密的模型,能夠對納米硅片的性能進行更精確的分析和可靠的預測。

更改設計流程

為了應對納米效應,需要對設計流程本身進行周密的更改。雖然設計者仍然會使用既有模式,新的設計流程還需要更好地解決在設計和制造環節之間存在的相互依賴的關系,處理好納米效應。

在很多在業界最先進的設計流程中,設計者都逐漸意識到了電壓降對時序的顯著影響,這種影響即使在微米節點中也同樣存在。在納米節點中,電壓降能夠增加時鐘和信號偏移,從而在時序嚴格的網絡中導致保持時間和建立時間違例。因而,在很多設計流程中,電壓降分析已經成為設計簽付(sign-off)過程中重要的一部分。

對于納米設計來說,還需要通過同步的功耗和信號完整性分析來進一步加強這種分析的效果,以便能夠處理這些因素之間的關系,例如精確地預測電壓降對噪聲引入的時序變化的影響。另外,在這種分析中,還會借助靜態和動態相結合的方法進行全面的功耗和信號完整性驗證。除了分析電遷移問題以外,靜態方法能夠對電源網絡的操作進行驗證,找到與全局電源布線相關的問題,比如開路、布線寬度不足、電源帶不足、過孔缺失以及過孔陣列缺失。在這些情況下,需要通過額外的動態方法優化電源網絡的瞬態性能,并給出電源網絡中電壓降的瞬變,這些瞬變通常是因為局部器件的同時開關而導致的。通過這個功能增強的電源分析子流程,設計者能夠更有效地確認應該在什么位置對去耦電容進行優化,以降低電壓降的瞬變幅度,或者縮小泄漏電流。

因為電壓降和信號完整性等因素和時序之間存在的密切關系,在半導體設計流程中,設計和設計簽付工具之間的結合也越來越緊密。因為設計者面臨著進度壓力,如果延期,成本也會進一步增加,所以他們在較早的設計階段就會采用這些全面的分析子流程,從而以更為快速和經濟的方式解決問題。

工具的影響

因為設計者在較早的設計階段就需要對后端問題進行預估,所以他們要在早期開發階段不斷增強針對制造過程的處理能力。這樣一來,在功能增強的設計流程中,在已有的設計工具之外,還會引入新的面向制造過程的工具。

圖4:面向制造的工具會自動對
設計進行居中處理,其方式是通過多
次操作不斷添加新的邊角,
直到在最優化的可行區域內把設
計重新居中為止。

舉例來說,傳統的功耗分析方法通常借助一個單一的降額(de-rate)因數來確定設計中的電壓降效應。實際上,電壓降對于時序的影響與電源電壓之間的關系并不是線性的(圖3)。

這樣一來,通過簡單的降額功耗來進行靜態時序分析,就不能對與電壓降相關的信號歪斜變化所導致的建立時間或者保持時間的違例進行確認。如果要對這些效應進行精確分析,就要在靜態時序分析流程中采用相關的分析算法,這些算法能夠利用基于實例的操作電壓進行運算。在這里,每一個實例的分析都采用了其特有的操作條件。隨著更多先進的工具逐漸采納了這些方法,設計者能夠通過實例的細節來更準確地計算路徑延遲。

除了上述增強功能之外,設計者還需要獲得相關的設計能力,以便能夠以更直接的方式處理制造過程中的變數對設計性能和良品率的影響。例如,新的以設計為核心的方法可以生成正確的器件幾何模型,從而能夠在工藝參數分布范圍的中央滿足其技術要求。在這里,以設計為核心的方法能夠把統計邊角自動添加到設計目標中去,并對特征尺寸進行優化,直到在制造效應可能產生影響的范圍內使設計居中為止(圖4)。

新的工具還應該支持下游開發階段。比如說,在次波長光刻中使用的分辨率增強技術(RET)日趨復雜,這就要求相關的工具能夠在設計的早期就能夠確定潛在的光刻問題。在設計鏈中引入新的面向光刻的工具以后,設計者就能更有效地處理次波長光刻中的各種效應。在工程師設計單個單元的過程中,這些工具能夠發現潛在的問題,避免在相移掩膜(PSM)或者光學臨進效應修正(OPC)過程中出現與下游開發相關的問題。

另外,因為分辨率增強技術的運行時間限制了新納米設計的開發,所以次波長光刻需要通過選擇性更強的方式來進行,也就是增強面向特定設計結構的針對性。這種工具能夠把與重要設計結構相關的信息傳遞給光刻過程,從而使光學臨近效應修正操作集中到特定的設計區域,并且降低光學臨進效應修正的運行時間。隨著這些工具在設計鏈中的不斷前移,半導體公司能夠把光學臨進效應的修正要求降低到最低限度,從而生產出復雜度盡可能低的掩膜板,減少成本,最大限度地優化器件性能和增加芯片良品率。

與此類似,現有的工具還應該支持范圍更廣的數據,如由領先的芯片代工廠所設計的擴展的設計規則組。如果能夠支持這些擴展的規則組,相關的工具就能找出設計中對制造效應尤為敏感的特定區域。因為這類深層的分析需要更長的運行時間,確定特定區域和對特定區域的分析對于優化設計的快速實現具有重要意義。

建模的影響

為了滿足新的可制造性設計的要求,在新老工具中都需要加入越來越完善的器件,單元和工藝模型。為了得到精確的結果,需要對多驅動單元,時鐘網格,長互連的延遲進行詳細計算,并且要把電壓降和信號完整性對時序的影響考慮在內。而要進行精確的延遲計算,就需要使用完備的模型,這些模型應該能夠提供所有相關工藝/電壓/溫度點的準確時序數據。由此說來,設計者需要用到完全特征化的IP模型和庫,這些模型和庫是根據代工廠所提供的實際參數全面重新校準過的。

圖5:用于單個Slew數值的ECSM數據。

為了支持更廣泛的分析,這些工具還要利用更為精確的模型,如有效電流源模型(ECSM)。根據實際觀測結果,傳統方法在精確度方面存在著問題,所以有必要使用有效電流源模型。傳統的延遲計算器和時序分析引擎僅在單一的額定電壓等級上支持精確的延遲計算,如果引入其它電壓值,那么線性降額值經常會超過SPICE計算結果20%(尤其是對于較慢的低功耗單元來說),從而產生誤差。即使是對于能夠針對所有相關電壓等級進行時序檢查的延遲計算器來說,內插誤差依然存在。

在包括基于表格的模型和基于多項式的模型在內的傳統延遲模型中,驅動會作為一個電壓源進行建模。在一個較長的工藝中,為了在各種電壓等級中對單元延遲進行精確的建模,這些模型必須進行特征化處理。比如說,如果要在三個不同的工藝/溫度范圍內使用六個不同的電壓等級,那么就需要對18個時序庫分別進行特征化處理。

與此相反,在非線性ECSM延遲模型中,通過對輸入偏移和輸出負載電容的不同組合方式在多個時間間隔內使用特征化的電流和電壓測量值(電流/電壓曲線)(圖5),ECSM能夠非常精確地模擬晶體管行為,在晶體管模型同樣是基于電流源的情況下,其模擬結果與SPICE的誤差范圍通常不超過2%。

ECSM的電流/電壓曲線用來創建一個更精確的輸出驅動模型,其中的每一個驅動都用一個電壓控制的電流源來表示。借助這個驅動電流,ECSM能夠通過對RC網絡驅動進行模擬來確定電壓值。接下來可以借助驅動電壓和接收電壓生成RC網絡的時序參數。因為ECSM同時包含了電流和電壓信息,在它們的幫助下,可以針對電壓變化對延遲的影響進行建模,并且在此過程中,不需要針對每個可能的電壓等級使用特征化數據。

ECSM能夠對帶有多重驅動(如時鐘網眼)的電源網絡進行精確的建模,同時還會減少附加的時鐘模擬操作以及重復的手工操作。如果設計者擁有較為出色的驅動模型,那么互連延遲的建模也會更為精確。在很多情況下,ECSM都能夠精確地預測單元和互連的延遲,如長互連和并行驅動(包括時鐘網眼),而其它基于單元的延遲模型在這些方面都存在著一些問題。

參數提取的要求

除了完全特征化的模型以外,功能增強的流程和分析工具與精確的后布線數據之間的關系也越來越密切。過去,設計者能夠接受諸如集總電容這樣的近似值,并且只需要通過增加時序或者布線容限就可以抵消在較早的工藝節點中所出現的模擬誤差或較小的制造偏差。而在先進的技術節點中,納米效應對時序的影響超出了合理的容限范圍,從而導致最初硅片的功能失效,為了診斷故障原因和對故障進行隔離,也要花費較高的代價。

在先進工藝技術中,設計者需要提取精確的寄生參數,以提供詳細的相關數據,從而在制造過程變數增加的情況下,最大限度地減少保險設計和額外容限。對于引入了個體布線性能變化的先進銅制造工藝來說,精確的寄生參數提取尤為重要。因為銅的質地比周圍的電介質要軟,所以化學機械拋光會導致整個芯片上的銅層厚度不夠均勻,這樣一來,即使是同樣長度的金屬線也會產生不同的寄生延遲,使實際的硅片性能與預期的時序行為產生偏差。半導體廠商通過插入偽金屬來增加整個芯片上的銅線均勻度,減少化學機械拋光的影響。精確的寄生參數提取必須能夠同時反映偽金屬插入的電學效果,比如說增加的耦合以及負載電容。

先進的參數提取過程包含了針對高級電介質和梯形導體,銅工藝以及當今工藝中的其它相關技術的精確3D建模和特征化處理。這些更為精確的參數提取方法能夠反映出與制造過程相關的電阻和電容變化,從而使設計者能夠減小設計容限,提高硅片性能和良品率。

參考文獻

[1] International Business Solutions, Global System IC (ASSP/ASIC) Service Management Report, 2004年5月

作者:Mark Miller

營銷和商業開發部副總裁

David Thon

DFM部產品營銷組主管

Cadence設計系統公司