Cadence設計系統公司日前宣布其Cadence Logic Design Team Solution的“驗證型設計”組件已經過改良,為邏輯設計師大幅提高了工作效率。這些新功能能夠明顯克服主要的驗證瓶頸,這些瓶頸已經對開發過程初期對基于斷言的驗證方法的有效應用造成了阻礙。

致力于基于斷言的驗證方法的邏輯設計師如今可以在基于SystemVerilog成主流開發技術" target=_blank>SystemVerilog Assertion和Property Specification Language的形式分析中實現高達50倍的速度及容量提升。通過Cadence Incisive模擬器和Xtreme系列系統的單一環境,他們可以在模擬中讓性能提高10萬倍。這種環境因為創造性的“熱交換”能力而成為可能,它可以讓設計師在幾秒鐘內輕松切換于領先的商用模擬工具和Incisive Xtreme III加速器/模擬器之間。通過一系列全新的基于斷言的驗證方法的IP產品,環境創建和設置可以在十分之一的時間內完成。

“我在15分鐘內就調出了驗證環境,”Newport Media公司VLSI技術部經理Sang Tran說,“我可以很肯定地說,Cadence的AHB驗證IP至少為我節省了幾周的時間。”

綜合的基于斷言的驗證方法流程是“驗證型設計”組件的核心,應用了通用的System Verilog語言前端、通用指令和統一的調試環境,使得邏輯設計師易于采用和開展該方法學和解決方案。在此流程中,一旦邏輯設計師使用Incisive形式檢驗器對斷言進行檢查,Incisive Design Team 模擬器和Xtreme加速器/模擬器可以被用來動態檢驗所有斷言。模擬可以通過直接測試進行,也可以通過自動化System Verilog測試平臺,利用專門面向邏輯設計團隊的Cadence Incisive Plan-to-Closure 方法學執行而實現。

“我們對于Incisive Formal Verifier最新版的性能改進非常滿意,”QLogic公司高級工程師Craig Verba說,“我們對RTL進行了修改,并且在我們其中的一款設計品中再次運行Incisive Formal Verifier,現在我們只要用40分鐘,而在過去要花3個小時,這大大提高了我們的生產力。”

“邏輯設計團隊需要設計更為精密的產品,不僅工藝尺寸不斷縮小,還要滿足越來越多的設計目標,例如正確的可重用性和充分的可測性。”Cadence設計系統公司產品營銷總監Michal Siwinski說,“這種基于驗證的新組件能夠讓邏輯設計師將手寫測試的簡單模擬進化到更有效率的斷言、加速、形式分析和復雜的測試平臺,滿足設計團隊的需要。