IR壓降與片上電感

那些更負責任的設計師會遵循最優的IR壓降方法,并推導出平均芯片電流會增加,因此需要更多的電源網格金屬。設計師面臨著兩種選擇,一種是增加電源總線的數量,這意味著減少總線間距,一種是增加總線中金屬走線的寬度,但受布線要求的約束。通常設計師會選擇增加金屬走線寬度,而不選擇減少總線間距而使布線更加擁擠,并利用IR壓降工具來改善噪聲。遺憾的是,這種解決方案很不實用,特別是當主要的噪聲來源是L×(di/dt)時,因為增加金屬走線寬度和總線間的軸向隔離度對改善噪聲的作用非常有限,甚至會出現負面影響。除此之外,高頻電流通常被限制在電源總線的低電感區域。

上述兩種都存在缺陷的方法有一個共同的因素,即它們異乎尋常地依賴于先前的知識和經驗,而不是依靠全面的驗證來彌補方法的不足。可以預見的是,這種不適當的依賴性肯定會降低工作質量甚至最終結果,就像包含許多不確定性的金融投資那樣,過去的業績并不能保證未來結果。這種業界慣性致使人們無法轉向全面的電源完整性分析,主要是因為嚴重缺乏高效和精確的建模技術及EDA工具,以便對IP模塊、多內核芯片和整個電源系統進行快速、全面、真正的電磁仿真。

事實上學術界的研究表明,通過在電源網格仿真中包含感應噪聲可以更好地優化電源金屬面積。某篇關于片上電感對電源分配網絡設計的影響的論文中寫道,90nm工藝的電源網格中金屬面積使用率約有30%的增加或減少,在45nm工藝時通過全面的片上電源網格電感建模可以有高達60%的改進。

圖1:用于柵噪聲評估的三角形負載電流外形圖。

電源完整性問題

呈2次方或指數式增長的L×(di/dt)噪聲,能夠幫助IP內核和芯片設計師快速仿真和分析物理設計的全面電源完整性技術和EDA工具的嚴重缺乏,無法清楚地理解芯片電源完整性的各個方面,SoC設計勢不可擋地轉向更精細的納米級尺寸,這些因素共同導致了器件良率的下降,最終造成工藝尺寸減小的經濟可行性下降。

圖3:來自兩個源的電源噪聲疊加(線寬10μm,間距50μm)。

采用納米級工藝的半導體器件變異以及為了降低能耗而采用越來越低的工作電壓進一步加劇了良率問題。低功率和低能耗設計并不等同于沒有電源完整性問題。事實上剛好相反,低能耗設計將引入額外的復雜性,如以不是十分顯性的方式影響電源完整性的電源選通(Power Gating)。工作電壓只有零點幾伏的實用性芯片要想達到合理的集成度和性能,需要對它們電源上允許的很窄帶寬的噪聲進行深入地理解和全面的驗證。另外一種方法是將所有已經確定的面積和功效數字邏輯電路轉換成采用納米級工藝,并且特別能容忍噪聲,可能差分的電流模式電路。

由于在全面電源完整性方面缺少足夠的先進方法和高效工具,我們似乎注定要面對嚴重的工藝縮減障礙,雖然可能不是比電源障礙更嚴重。

表1:不同電源柵尺寸對應的最大電壓降。

潛在的解決方案途徑

因此隨著SoC設計向65和45nm節點的縱深發展,必須深刻領會影響IC電源完整性的所有因素。在電源分配網絡中包含的所有電磁效應現在已是關鍵要求,可以通過采用高層抽象和物理仿真(如Anasim公司的π-fp)等工具加以滿足。使用這種工具對目前的設計流程進行簡單直接的修改措施如下:

* 在架構階段就開始針對電源完整性的底層規劃。

* 采用低電感、對稱、IP內核和全局電源網絡綜合。

* 采用真正的電磁仿真優化電源網絡尺寸,并確定最初的片上去耦電容策略。

* 優化底層規劃布局以減少電源的‘總噪聲’帶寬；減少工作電壓,并同時滿足時序/性能要求。

* 利用靜態IR下降仿真檢查物理設計中的任何‘熱點’及電遷移壓力點。

* 包含系統級元件(如封裝電容、供電連接等),利用改進的模塊電流參數再次運行真正的電磁、動態噪聲分析,充分利用互連和去耦電容資源。

IP內核和全芯片/SiP/系統級的真正電磁仿真驗證有助于確保設計師在設計過程中深刻理解呈指數式上升的L×(di/dt)噪聲及其他噪聲成份。這種在全面設計和驗證方面做的前端投資非常重要,可有效避免設計反復、設計的重新流片,并防止出現高出基準幾個數量級的良率故障或產品故障出現。

作者:

Raj Nair

專家顧問

Anasim公司