組合邏輯電路的設計任務是根據給定的邏輯功能，求出可實現該邏輯功能的最合理組 合電路。理解組合邏輯電路的設計概念應該分兩個層次：（1）設計的電路在功能上是完整的，能夠滿足所有設計要求；（2）考慮到成本和設計復雜度，設計的電路應該是最簡單的，設計最優化是設計人員必須努力達到的目標。  

在設計組合邏輯電路時，首先需要對實際問題進行邏輯抽象，列出真值表，建立起邏輯模型；然后利用代數法或卡諾圖法簡化邏輯函數，找到最簡或最合理的函數表達式；根據簡化的邏輯函數畫出邏輯圖，并驗證電路的功能完整性。設計過程中還應該考慮到一些實際的工程問題，如被選門電路的驅動能力、扇出系數是否足夠，信號傳遞延時是否合乎要求等。組合電路的基本設計步驟可用圖來表示。

組合邏輯電路的特點及設計時的注意事項

①組合邏輯電路的輸出具有立即性，即輸入發生變化時，輸出立即變化。（實際電路中還要考慮器件和導線產生的延時）。

②組合邏輯電路設計時應盡量避免直接或間接的反饋，以免出現不確定的狀態或形成振蕩。如右圖設計的基本觸發器，當輸入~S、~R從“00”變為“11”時，無法確定Q和~Q的值。

③組合邏輯電路容易出現“毛刺”，這是由于電路“競爭－冒險”產生的。如圖所示，圖中與門的兩個輸入分別由信號 A 經過不同路徑傳遞而來。按照理想情況分 析，電路輸出端應該始終為 L=A ·~A =0。考慮到信號在邏輯門中的傳輸延遲，~A 到達與門輸入端的時間始終落后于 A。圖（b）的波形顯示，信號 A的四次變化都產生了競爭。但這四次競爭引起的結果是不一樣的。第一次和第三次競爭造 成輸出錯誤，第二次和第四次競爭則沒有造成輸出錯誤。換言之，只有第一次和第三次競爭引起了冒險，產生了尖峰干擾。

由于“毛刺”的影響，應避免使用組合邏輯電路直接產生時鐘信號，也應避免將組合邏輯電路的輸出作為另一個電路的異步控制信號。如右圖，本意是設計一個計數范圍為“0~5”的六進制計數器，即輸出QD、QC、QB、QA從5“0101”變到6“0110”時，與門輸出“1”，控制“CLR”異步復位到“0000”，但是由于輸出從3“0011”變到4“0100”時，QC先于QB從“0”變到“1”，導致短暫的“0111”出現，使與門輸出“1”，引起復位，從而使實際的電路計數范圍為“0~3”，與設計的初衷相悖。  

④用VHDL描述組合邏輯電路時，所有的輸入信號都應放在敏感信號表中。

⑤用IF語句和CASE語句描述電路分支時，一定要列舉出所有輸入狀態（一般在最后加上“else”或“when others”分支），否則在綜合時將引入LATCH，使電路輸出出現延時。