在增加3D NAND層時，最大的難題就是要克服芯片生產流程中對長寬比的限制，否則層數將始終無法取得突破。串堆疊技術則能夠幫助我們有效解決這一長寬比難題。

　　美光NAND晶圓

　　三星公司已經開始發布48層3D NAND，也就是其第三代產品；其相當于把48塊平面（2D）NAND晶片彼此進行堆疊。美光公司及其合作伙伴英特爾則掌握著32層3D NAND。西部數據/SanDisk與東芝則同SK海力士一樣，都擁有著48層芯片樣品。

　　3D代工流程不僅涉及對2D NAND的水平層疊，同時還需要蝕刻數據通孔--即各層間的垂直傳輸通道--而這又是另一項挑戰。一旦層數超過64層，現有蝕刻設備將很難保質保量地完成通道加工任務。

　　3D芯片以基片為設計起點，在此之上使用汽相淀積工藝任選沉積的化合物作為NAND單元組件。這些沉積層形成字線，后者接入單元中的各行，而位線則在金屬層中橫向跨越以上沉積層。

　　位線與字線間呈九十度垂直關系，同樣接入一列或者一串單元。其中字線與位線的交叉點被定義為單元地址。在3D NAND晶片中，亦有多條垂直串貫穿各層，用于連接各層上的不同位線。一塊三星3D NAND芯片可包含最高250萬個這樣的通道，其制造難度可想而知。

　　在該層沉積完成后，掩模即被放置在其上，而后是進行通孔蝕刻。接下來，繼續利用蝕刻工藝在各底層與基片之間切割信道。多余的材料被移除，這樣通孔即制作完成。各通孔必須實現精確定位且尺寸要求均勻，通孔絕不可扭曲、粗細不均或者開過頭，否則會破壞芯片本身。

　　由Lam Research發布的3D NAND蝕刻工藝示意圖。

　　在長寬比方面（即垂直高度與通道寬度間的比值），當前蝕刻技術可達到30：1到40：1之間，適用于32層與48層芯片設計。而即將推出的64層芯片則需要將這一比值調整至60：1到70：1之間，這意味著對應的制程工藝還不存在。

　　展望未來，3D NAND還將迎來96層乃至128層結構，其將需要更為夸張的長寬比水平--可能在110：1到120：1之間。

　　NAND代工方需要等待相關蝕刻機技術的開發，或者直接堆疊現有3D晶片實現容量提升，例如將兩塊64層晶片疊加為128層，或者將兩塊48層晶片疊加為96層。兩塊晶片之間依靠一個金屬層與位串連接線進行對接，從而實現所謂“串堆疊”機制。從理論層面講，大家也可以將更多3D晶片進行堆疊。

　　這是一種潛在的可行方式，意味著我們有機會迎來64層、96層以及128層3D NAND芯片，從而繼續保證3D NAND芯片擁有理想的存儲容量增長速度。