0 引言

　　射頻識別(RFID)是物聯網最常用的一類自動識別技術，隨著物聯網應用的推廣與深化，對于RFID的性能提出了越來越高的要求。由閱讀器與標簽組成的RFID系統中，標簽的功耗成了制約RFID 系統擴大應用范圍的瓶頸，標簽的功耗降低，則系統工作距離越遠，靈敏度提高，因此RFID標簽芯片研究的一個重要方向就是降低芯片功耗。

　　本文在ISO-18000-TYPE C標準的基礎上，提出新的等效判決方法，并從理論上推導出RFID標簽芯片解碼電路的更低工作時鐘頻率。工作電路在采用更低工作頻率的同時，設計上也應用了一系列方法保障標簽的工作精度和標簽的協議一致性要求，顯著降低RFID芯片的工作功耗。

　　1 解碼時鐘頻率是系統功耗的關鍵

　　1.1 標簽芯片結構

　　UHF RFID無線頻率介于860~960 MHz之間，支持多標簽同時讀寫，傳輸距離可達到幾米、甚至十幾米遠。UHF RFID標簽芯片通常由基帶處理(編解碼)、協議解析、存儲、電源管理等數模電路組成，如圖1所示。

　　工作時RFID閱讀器向RFID標簽發送命令，標簽解析命令并回應。從閱讀器到標簽稱為下行鏈路，標簽到閱讀器稱為上行鏈路。下行鏈路采用PIE(Pulse Interval Encoding)編碼。ISO 18000-6[1]規定PIE的前導碼(preamble)中Tari是閱讀器到標簽的參考時間值，數據“0”用一個Tari長度表示，數據“1”在1.5個Tari到2個Tari之間。RTcal用于計算判決門限pivot，即RTcal的二分之一并四舍五入，符號長度小于pivot則判決為數據“0”，符號長度大于pivot且小于4倍的RTcal則判決為數據“1”，而大于等于4倍的RTcal用于判斷解碼結束;TRcal與上行鏈路速率BLF(Back link Frequency)相關。解碼電路的功能就是根據不同PIE符號之間的比例關系，判斷出數據“0”或數據“1”、RTcal、TRcal等符號及其長度，供命令解析、上行鏈路等模塊使用。

　　1.2 解碼頻率的一般推導

　　Type C協議對于命令解析、交互間隔等規定了較充裕的時間，對于系統時鐘頻率要求較高的是基帶信號處理電路(包括下行鏈路、上行鏈路等)。

　　上行鏈路的傳輸速率為40~640 kb/s，通過合理的分頻策略，可以在時鐘精度為7%以內的情況下，使用頻率為1.28 MHz的時鐘滿足Type C協議在所有典型頻點上BLF(Back link Frequency)誤差要求。下行鏈路的傳輸速率為40~160 kb/s，在160 kb/s速率下能夠清楚判決出符號值的最低時鐘頻率就是解碼電路的最低頻率要求。

　　PIE解碼，需要不斷地計量PIE碼數據的相鄰下降沿[2]，如果間隔為系統時鐘的2倍則為數據“0”，如果間隔為系統時間的4倍則為數據“1”。此外，異步時序信號采樣時存在亞穩態導致的計數誤差(當使用工作時鐘捕捉異步信號相鄰下降沿時，存在少采或者多采一個時鐘沿的可能性，最小值是指可能少采而得到的最小計數值，而最大值是指可能多采而得到的最大計數值;當進行理論推算時，只考慮數據“1”的最小值，數據“0”的最大值，而判決條件pivot的最大值與最小值均應該介于二者之間)。我們通過掃頻的方式對解碼頻率作了推導，見圖2。

　　圖2表示對下行鏈路最高傳輸速率(下行速率為160 kb/s，數據“1”為1.5 Tari)時的掃頻值，橫坐標為工作時鐘頻率，縱坐標為符號的計數值，當4種計數值能夠清晰區分時，對應的頻率即為最低工作時鐘頻率，大約在1.6 MHz。如果再將時鐘偏差以及上行鏈路分頻考慮在內，則比較常見的做法是選擇1.6 MHz以上的系統時鐘頻率(比如1.92 MHz、2.56 MHz)。因此，對系統時鐘頻率要求最高的就是解碼電路。

　　文獻[3]提出在下行鏈路的同步碼檢測過程中使用2.56 MHz的時鐘，基帶的其余模塊均采用1.28 MHz的時鐘頻率，雙時鐘方案比1.92 MHz的單時鐘方案降低近20%的功耗。

　　文獻[4]提出在整個基帶處理中使用單時鐘方案，但是只計算符號高電平階段。

　　這幾種方案都是受制于解碼階段時鐘頻率不能低于1.92 MHz，遠超過理論值1.28 MHz，因此無法從整體上降低基帶處理的時鐘頻率。

　　1.3 等效判決方法的推導

　　從1.2節我們可以看到，直接采用pivot=round(RTcal/2)作為判決條件會造成解碼電路時鐘頻率較高，其中很重要的一個原因是當使用解碼時鐘對RTcal長度進行計數時，由亞穩態導致的不確定計數值占總計數值的比例較大。因此，我們考慮找到一個更長的等效參考計數值，使亞穩態導致的不確定計數值所占的比例下降。

　　按照協議，閱讀器發出的符號長度必須嚴格遵守一定的比例關系[1]，且所有寬度的偏差均在正負百分之一以內。

　　Data-0=Tari

　　1.5 Tari<=data-1<=2.0 Tari

　　RTcal=Tari+Data-1

　　2.5 Tari<=RTcal<=3.0 Tari

　　Pivot=RTcal/2，即1.25 Tari<=Pivot<=1.5 Tari

　　本文提出對上述判決標準進行一系列等效變換。將新的判決標準稱為New Pivot，簡稱為NP。

　　NP=(Tari+RTcal)/3

　　3.5 Tari/3<=NP<=4.0 Tari/3即1.16 Tari<=NP<=1.33 Tari

　　顯然僅對數據“0”和數據“1”而言，如果符號長度小于NP，則可以判決為數據“0”，如果符號長度大于NP，則可以判決為數據“1”。使用新的等效判決條件，帶來兩個好處，首先NP與數據“1”長度上有了明顯的區隔，避免舊的pivot在等于1.5 Tari時可能造成的混淆，新的判決條件對數據“0”和數據“1”均保留一定的安全距離，使得我們可以簡化比較邏輯;其次，舊的判決條件從1.25至1.5有16.7%的變動范圍，而新的判決條件從1.16至1.33有12.7%的變動范圍，變動范圍減少了24%，這顯著地縮小了采樣時亞穩態造成的誤差范圍。

　　假設在最嚴格的條件(下行速率為160 kb/s，數據“1”為1.5 Tari，考慮亞穩態影響采樣得到的數據“1”最小值、數據“0”最大值、NP最大值、NP最小值，閱讀器正負百分之一的誤差等)下，通過掃頻來區分最大的Data-0與最小的Data-1，得到系統時鐘最低頻率為1 MHz左右，比pivot判決方法降低了37%。

　　如圖3所示，在此頻率以上時，NP的最大值小于數據“1”的最小值，而NP的最小值則不小于數據“0”的最大值，可以清楚地分離開邏輯符號“0”和“1”的長度。

　　2 解碼電路設計方案

　　2.1 解碼電路結構

　　采用新的等效判決方法的解碼電路結構如圖4所示。主要包括混合式行波計數電路(由三進制計數、行波計數等組成)、符號判決電路、BLF計算電路及t1、t2時間計時器等模塊組成。

　　2.2 解碼判決邏輯

　　首先構造用于比較和判決的標準時間長度值，用系統時鐘對TARI和RTcal進行計數，得到以時鐘周期長度為單位的計數值，該計數值除3后，四舍五入的結果記為NP。

　　其次，對后續符號(一段高電平跟一段低電平)的長度進行計數，如果RTcal后面的符號長度大于2倍的NP，則判決為TRcal，如果符號長度大于NP，則判決為邏輯“1”，如果符號長度小于等于NP，則判決為邏輯“0”。最后，如果高電平長度大于4倍的NP，則判斷PIE編碼結束。

　　為了與上行鏈路的頻率保持一致，并考慮到時鐘生成電路的精度偏差，我們選擇1.28 MHz(精度7%)作為系統時鐘頻率。

　　2.3 解碼計數電路

　　解碼計數器包括CNTA與CNTB兩部分，其中CNTA是三進制計數器，而CNTB 是行波計數器。

　　在計算NP時，如果使用除法器來實現除3，面積將顯著增大，處理周期增加，功耗也會升高，因此我們使用三進制計數器(記為CNTA)來達到除3的效果。CNTA以0、1、2、0、1、2的規律進行計數，每當計數到2的時候，NP加1。在RTcal結束的時候，得到NP的計數值。該計數法與除3并四舍五入的結果完全一致，不會損失精度。

　　其次，在RTcal之后，以系統時鐘頻率對符號的高電平、低電平進行計數，由于系統時鐘頻率較快，計數器功耗比較大，因此我們組合使用CNTA與行波計數器CNTB取代了普通的同步計數器。

　　CNTB計數器的最低位使用系統時鐘作為同步時鐘端，其輸出的Q端，反向后接到下一比特的時鐘端，作為異步時鐘端，以此類推。使用行波計數器，后一級的工作頻率比前一位慢一倍，因此能夠有效地降低功耗。

　　這樣，混合計數器在Tari+RTcal階段用作三進制計數，輸出結果為NP;在RTcal階段之后用作符號長度計數器，輸出結果為當前符號計數值。

　　3 仿真結果

　　本文基于上述電路結構，在TSMC 0.18 μs CMOS工藝下進行電路實現。分別對采用1.92 MHz工作時鐘的傳統解碼電路和使用1.28 MHz工作時鐘的新型PIE解碼電路進行了功耗仿真。

　　通信參數配置為：閱讀器下行鏈路通信速率為160 KHz;Tari=6.25 μs;Data1=1.5 Tari=9.375 μs。在通信激勵完全相同的情況下，當解碼電路的工作時鐘頻率從1.92 MHz降低至1.28 MHz時，decoder電路的功耗由原先的0.8 μW變化為0.5 μW，降低約38%。圖5為標簽與閱讀器通信交互過程的功耗仿真圖分布。

　　4 結論

　　基于ISO 18000-6 Type C標準，實現了PIE解碼電路的設計。我們通過等效的PIE符號判決條件找到了適合標簽芯片的較低系統時鐘頻率1.28 MHz，并專門設計了三進制計數代替除法器等電路，配合實施新的解碼方案。在TSMC 0.18 μm CMOS工藝下完成了ASIC芯片設計，仿真結果符合協議要求。