亞100納米時代的芯片設計和驗證要求在思想上有一個根本性的轉變

作者:Richard Goering

亞100納米工藝技術的應用潛力正變得越來越光彩奪目,因為這種技術可在單個芯片上集成數億個晶體管。但是這些芯片可能永遠不會出現,如果我們不具備能在一個合理的時間內設計和驗證它們的技術。

至少現在我們還沒有獲得這種技術。我們需要的不僅僅是新的IC設計工具,而且需要一種完全不同的思維方式,它能在芯片設計和驗證方面帶來深刻的變革。

2001年國際半導體技術藍圖(ITRS)為IC器件的發展起草了一份雄心勃勃的發展規劃,但是也提出警告:設計成本是對半導體技術可持續發展的最大威脅。ITRS同樣也指出,“設計和生產力之間存在鴻溝”,即晶體管數目的增長顯著快于設計能力的增長。

根據Gartner Dataquest首席EDA分析員Gary Smith的分析,這一鴻溝在2002年秋季給業界帶來了巨大傷害,因為許多“大用戶”發現他們甚至無法使用90納米技術所允許的1億個門中一半數量的門。Smith稱,這一結果讓人感到“驚慌失措”。

除了驚人的復雜性之外,亞100納米IC還給物理設計和生產帶來了挑戰。根據許多觀察家的分析,設計這種芯片時需要進行若干個模式變化,其中之一是從寄存器傳輸級(RTL)到電子系統級(ESL)設計的轉變。

工程師們還需要其它模式的變化,以便能驗證1億門電路IC、為ASIC供應商“提交”硅虛擬原型、設計亞100納米的生產和測試流程,以及從孤立點工具到正合型設計工具轉變。

就我們目前所知,即使有了新的ASIC設計方法和能力,ASIC設計仍然需要大規模的變革。有些電子OEM將尋找捷徑或者替換方案,比如使用可編程或者可重配的邏輯電路、使用基于平臺的預定義架構IC或者是簡單地在嵌入式軟件中加入更多的功能。

Dataquest的Smith相信,大多數繼續做ASIC的設計師會把65納米的RTL級設計交給ASIC供應商,而今天他們通常先綜合成一個門級網表,然后再提交給ASIC供應商。這是因為可制造性設計問題對大多數人而言都是一個非常嚴峻的挑戰,除了那些ASIC供應商和經驗最豐富的大用戶。

從RTL到ESL的轉變

在20世紀80年代后期,從門電路設計向RTL設計的轉變成為半導體工業的一個轉折點。從那之后,EDA供應商開始將芯片設計師引領到下一個更高的抽象層次,也就是現在說的ESL。在這一級,設計開始沒有架構的概念,經過硬件/軟件劃分,并最終優化至RTL。

ESL并不是非常成功,但是許多分析人士認為ESL的時代已經到來了。“由于復雜性的問題,現在所有的大客戶都要求使用ESL工具。”Smith稱。ESL所能設計的是大的、可復用的IP模塊,他補充道。

“在100納米或者更低節點,RTL設計流程將不適用,這就迫使大家使用一種在更高抽象層次上基于設計入口的方法--新的ESL設計模式。”Forte Design Systems的主席兼CEO Jacob Jacobsson稱。

Dataquest描述道,在ESL流中,設計師使用行為設計入口、模擬、ESL協同驗證和“接口綜合”以幫助進行硬件/軟件劃分。接下來是架構設計,它包括行為合成、低級協同驗證,以及功耗和測試規劃。最后的結果就是一個RTL設計。

許多人認為驗證是ESL的驅動力。許多芯片設計師踏出RTL的第一步就是使用新興的SystemVerilog語言,這種語言具有某些C語言的結構,某些芯片設計師還走的更遠,他們使用了具有很快模擬速度的SystemC語言。

“驗證任務涉及硬件和軟件。我們不僅要驗證軟件和硬件是否能共同工作,還要在硬件和軟件之間來回移動某些要素,就像在玩一個關于結構的假設分析游戲,”Mentor Graphics的CEO Wally Rhines指出,“這比業界已經做的要更高一級,并且它大大地改變了原來的設計模式。”

ESL并不是非常成功的技術,但是“大用戶要求使用ESL工具”

由于驗證已經占據了70%的IC設計周期,因此它是許多EDA供應商的重點關注領域。他們已經推出了眾多系列的新工具和技術,包括形式等效檢查、屬性檢查、基于聲明的驗證、基于仿真的形式驗證技術、以及故障覆蓋率分析和調試工具。不過,亞100納米IC的驗證不僅僅需要新的工具,還需要新的思維方式。

一個新的概念就是“可驗證設計”,它要求設計工程師同時規劃驗證、綜合和版圖。這是一個非常關鍵的概念,Synopsys的CEO Aart de Geus強調,因為芯片已經變得如此復雜,不可能是由工程師完成設計,然后簡單地交給驗證小組進行驗證就可以了事。

從動態到靜態

“可驗證設計”的一個方面,De Geus說,就是從動態技術,比如仿真,向具有更大處理能力的靜態、形式方法轉移。另一個方面是通過直接覆蓋度算法(directed coverage algorithms)來進行自動隨機測試。De Geus認為,SystemVerilog語言對于驗證設計非常關鍵,因為一方面它保留了現有Verilog語言上的精髓,另一方面,它為捕捉意圖(capturing intent)以及規定屬性和聲明添加了新的構造。

新興公司Jasper Design Automation的首席方法學家Harry Foster呼吁采用“基于屬性的設計”,在這種設計方法中,設計師將使用形式屬性來確定設計意圖。他認為許多工具--綜合、測試基準生成、仿真以及形式驗證--將忽略這些屬性。

亞100納米芯片設計的關鍵是出現新的“硅編譯器”

除了驗證設計之外,還有一項挑戰就是RTL功能驗證的自動化。Smith稱,這將隨著“智能測試平臺”(intelligent test bench)的出現而出現,它將把設計劃分成模塊驗證、分配工具,并在適當的模塊上運行合適的工具。事實上,EDA供應商已經開始提供同時包括有動態和靜態工具的統一驗證環境,它可以應用于多重設計領域和抽象層次。

在RTL設計和驗證完成之后,按照以前的慣例是進行邏輯或物理合成、生成一個門級網表或者一個布局。但是對于亞100納米IC而言,下一步可能是生成一個硅虛擬原型。這是設計的一個RTL表達,它不僅提供了低層規劃,而且還根據給定的工藝估計出了功耗、時序和面積。

硅虛擬原型

“硅虛擬原型可在芯片真正生產完成之前提供精確預測最終產品特性的規劃能力。”Monterey Design Systems的市場副總經理Dave Reed稱。

Dataquest的Smith認為,在65納米上,ASIC設計師將劃分為兩個陣營。主流用戶將建造硅虛擬原型并把RTL設計的工作交給ASIC供應商來實現。“設計師們已經預見到了65nm設計時代將會遇到的問題,因此不希望中間有任何的障礙。”Smith說。根據Smith的說法,只有大用戶將繼續進行綜合、布局和布線。

Cadence執行部門總經理Lavi Lev認為,硅虛擬原型應該分為兩部分。其一是物理原型,這是現在已經有的。另一個是快速綜合,它需要和物理原型結合來獲得精確的時序、面積和功耗估計。用它也可能獲得納米效應預覽圖,比如壓降等等。他解釋說。

“我認為原型應該是硅編譯器方案的一部分。”Magma Design Automation的CEO Rajeev Madhavan稱。硅編譯的概念是上世紀80年代中期引入的,但是從沒有被真正采用。Madhavan相信亞100納米芯片設計的關鍵是新的“硅編譯器”的出現,它將可以獲取RTL描述并自動地生成用于制造光掩模的GDSII文件。

可制造性問題

那些涉及整個IC實現周期的“大用戶”將面臨一大堆有關亞100納米設計的問題,包括硅晶片效應問題,如壓降、串擾噪聲、漏電流以及電感。功率管理是更需要嚴重關注的問題。但是,對于許多設計團隊而言,最麻煩的問題還是可制造性。

設計師們已經開始使用解析度增強技術(RET),比如光學鄰近校正(OPC)技術來挑選光掩模層,以確保光刻設備在130納米和更低尺寸的芯片上刻印出正確的特性,在這種情況下,特性尺寸已經低于用來創建特性的光波波長。在100納米以下,需要在更多的層上使用RET,Mentor的Rhines解釋說。

在90和65納米時,又會出現其它一些問題。隨著特性尺寸的縮小,工藝過程的變數增大,這將成為影響成品率的一個因素。統計時序分析將在預計時序的同時預測成品率的分布狀態,并迫使設計師去了解工藝效應。

銅互連和化學金屬拋光(CMP)也會帶來一大堆問題,Cadence的業務開發部副總經理Charlie Huang指出,銅線有不同的高度,因此可能會呈現料想不到的阻抗和電容。

按照Dataquest的Smith說法,這些生產問題導致的一個結果就是現在使用的“可測試設計”方法土崩瓦解。另一個結果是,傳統的“貼住(stuck at)”缺陷的模式不再滿足要求。設計師們必須考慮由電阻通道和金屬橋缺陷所引起轉換故障。對于速度,則需要延遲故障測試。Rhines表示,所有這些意味著更多的測試矢量。

集成流程

對于亞100納米設計至關緊要的一個模式變化是從點工具到綜合設計系統的轉變。2001 ITRS報告中稱需要進行從傳統的“自頂而下”式設計向綜合系統的轉變。傳統的自頂而下”式設計流由不連續的階段組成,而在綜合系統中的邏輯和物理工具可以共同運行。該報告稱,我們所需要的是,一個具有標準工業數據接口的模塊化開放式體系結構。

這也正是得到用戶支持的OpenAccess聯盟試圖實現的。依靠行業標準的API和數據模型,基于Cadence開發的OpenAccess數據庫,設計工具可以在共享內存中交換數據。這樣將可通過信號完整性分析使工作流程聯系更緊密,甚至可以使用來自不同供應商的工具。

但是目前還不清楚其它EDA供應商是否將接受它。例如Synopsys已經開放了它自己的Milkyway數據庫。Magma和Monterey都基于他們自己的數據庫實現了集成的RTL到GDSII設計流程。

OpenAccess所包含的最具積極的想法是,它可以擴展到生產領域。到目前為止,掩模工廠還沒有關于設計意圖的信息；他們僅僅接收幾何數據。某些分析家稱,提供更多的智能數據可以節省數十億美元的掩模費用。很可能會出現一個用于設計和生產兩者公用數據基礎架構,它將是所有的亞100納米模式中變化最大的一個。

統計工具平衡成品率和性能

學院的實驗室里仍然在大量地使用統計時序分析技術,這項技術承諾將為半導體公司的特定設計項目帶來時序、成品率、成本或者這三者結合的最佳組合設計。

統計時序分析是下一代時序技術,據稱它比現在正在使用的靜態時序分析(STA)工具更精確--能說明芯片工藝參數并給設計師提供芯片成品率和芯片性能對比預覽圖。

研究人員稱STA工具采用的主要方法過于保守,且以較負面的和不精確的柵極和互聯模型的最壞情況作為時序的依據。

隨著工藝的幾何尺寸不斷縮小,過于保守的靜態時序分析方法犧牲了性能,并有可能變得更加保守并犧牲更多性能。

研究人員同樣認為,除了方法保守之外,靜態工具還缺少足夠的精確度--這將最終導致設計返工,并造成產品延誤。

而統計時序工具則承諾,可以讓半導體公司給它的客戶說:“對于給定的性能,在這樣的工藝下,我們可以提供這樣的良品率以及這樣的成本。”

因此,如果顧客需要更高的性能,那么統計時序工具就可以允許半導體公司去預測該客戶將丟掉多少的成品率,并讓客戶提前知道他們要為性能的提高以及成品率的下降多支付多少費用。

相反地,半導體公司還可以使用該工具來為客戶評估,如果降低性能,會給這些客戶在提高成品率和降低成本上帶來什么樣的影響。

該項技術似乎對MPU供應商更具吸引力,但其實對ASIC設計公司也有極大的吸引力。通過統計時間測定工具,MPU制造商能夠更好地預測每個達到最高性能要求晶圓的裸片數目,好可以預測晶圓上低性能晶圓裸片數目。

ASIC供應商能讓顧客預先知道一個給定ASIC設計項目的性能和成品率的最佳平衡點,因此可以減少不符合速度要求的ASIC數量,這樣可以為ASIC供應商和他的客戶降低成本。

該技術同樣可以用于可制造性設計。對統計工具進行學術研究的最終目的是將預測技術引進到設計工具領域中,即使是RT級的設計工具,也可以讓設計師對他們的項目進行優化,以獲得最佳的性能、成品率和成本平衡點。

但是要達到這個目的,就必須要求該工具與新工藝、新工藝的特性以及die-to-die的變化等情況相匹配。但是這些東西晶圓廠往往連庫供應商都不愿意透露,更別說是透露給EDA公司了。