隨著半導體密度的快速提高,帶動技術進入全新的境地,其中,后深亞微米技術是全球最有活力的領域。“在大約130納米以及以下的工藝條件下,除非你開始應用解析度增強技術(RET),否則你只好接受很低的成品率。RET技術在一年內會成為真正的熱門話題,” Gregory K. Hinckley,這位在出生后3個月大時就來到中國并在中國生活過2年的Mentor Graphics公司總裁,在接受《電子工程專輯》專訪時表示,“這種壓力在由130至90納米,以及由90向55納米轉變過程中會更明顯。”RET技術,例如光學鄰近校正(OPC),通過特定的算法來設計光掩模層,以確保在130納米以及以下尺寸的芯片上蝕刻出正確的特性。

Hinckley強調的另一個重點是設計的可制造性,這再次和后深亞微米技術有關。傳統上看,穿孔是蝕刻和成品率徘徊不前的一個主要緣由。穿孔是一個金屬層到另一個金屬層的金屬連接,而且其幾何尺寸差異較大。隨著金屬層數的增加,穿孔的數目也在增加,所以它屬于制造問題的領域。問題的關鍵是有時設計是正確的,只是沒有為成品率進行優化。EDA工具開始介入這一個領域。

將設計與制造結合起來

EDA工具可用來進行設計的成品率驗證。工程師們會發現有時電路功能是正確的,而引起物理失效的重要因素是實現的過程。“當你考察IC的某些部分時,你會注意到一些局部設計一致性很好,但另一個部分有很多被壓縮的設計。類似這樣的設計比一些更一致的設計更容易出現粒子缺陷。有些設計部分容易成為粒子缺陷攻擊的目標,它將是災難性的。”Hinckley說。

“如果你使整個裸片的設計變得更一致化,缺陷的可能性就降低了。同理,如果你把兩條金屬線移在一起,那么你就有可能遇到一個搭電橋的機會。但如果沒必要把這兩條金屬線靠得那么近,出現電橋的可能性就會降低。因而你需要做的事情就是留出一個適當的空間。”Hinckley分析到,“這類似于可制造性設計范疇下描述的那些概念,也是EDA界正在關注的主題。在IIC-China 2004的EDA高峰論壇上,當我們說必須要有一個可制造性設計解決方案時,沒有一個公司敢說他們已經有了,此刻我們正在談論發展趨勢。EDA業界大概在2005年初開始引入可制造性設計DFT工具。”目前,Cadence、Synopsys等美國EDA公司在爭論是否必須將可制造性設計工具嵌在EDA設計工具之內,這不同于現在到GDSII之后才彌補的做法。

IC大批量生產的成本問題也是業界目前重點關注的問題。過去一度認為在實現大批量生產時,可假定單個邏輯器件的成本在10美元左右。同時,版權或專利費用可能會抬高價格,這個成本也在10美元左右。“如果你要用10萬個器件來平攤200萬美元批量的費用,你將發現單是成本這一項就讓工程難以為繼,更別提晶圓代工廠的成本了。”Hinckley說。

造成這種現象的部分原因是復雜度,在特大批量時還有材料的問題。Hinckley認為相移掩模是一個很重要的原因。在相移掩模中,通常要做兩個掩模。從以往的經驗看,掩模采用兩維方式制作,即X和Y軸。當進行相移掩模時,先需要在X向配置上做一個掩模,并復制幾乎所有的特性到Y向上,這些特性的距離就是一個相移,用光反射實現,“所以當遇到相長干擾和相消干擾時的掩模費用非常昂貴,也許要100萬美元。在這種情況下,壓縮整體成本的一個方法是降低掩模和掩模安放的成本。”

推進平臺設計、IP和描述語言的標準化

基于平臺設計的概念就是解決設計成本的問題。如果一個器件設計需要2,000萬美元來開發,100萬或200萬美元用來掩模,那么要解決的一個問題就是如何降低掩模成本。“我們要應對兩個低階模塊,即寄存器和加法器,實際上我們需要向更高功能前進,包括總線、外設、處理器和DSP。這些都是IP模塊,隨后要做的就是增加可使用的模塊數量。組合邏輯要預確定,它變得更即插即用化,”Hinckley這樣解釋了基于平臺設計的概念,“這方面正在取得進展。”

設計復雜度的提高使 IP標準化的重要性日益提高。Mentor Graphics目前擔任了IP標準化協會VSIA的主席。“這個協會的使命在于把六或七個公司聯合起來,比如說我們贊同一個平臺,IP兼容是必需的特征之一,我們還將打造一個平臺設計工具,它對所有的協會成員都保持一致。” Hinckley表示,“現在已進入早期開發階段。所涉及的全部工作就是為了便利IP的復用,就是用不到2,000萬美元的工程成本實現一個復雜的高性能器件的開發。這部分工作是必須要做的。”

“由我們擔當主席的Accellera組織正在進行設計語言標準的設定工作。Accellera在Verilog、VHDL、System C和System Verilog方面都很活躍。我曾經提到的挑戰之一就是在開始編碼之前,就能夠實現軟件和硬件的平衡。在你決定軟件和硬件的劃分之前不要進行總體設計。” Hinckley說,“掌握概念性設計是System C和System Verilog產生的原因。”System C起源于軟件工程師的傳統做法,并在C語言內部進行硬件擴展,而System Verilog產生于硬件描述語言。

語言的發展也與設計技術的進步和要求息息相關,而且頗具戲曲性。“在1993和1994年間,普遍的看法是Verilog死了,VHDL將統治世界。因此一切有利于VHDL發展的東西都來了。所有的政府和大公司一度都贊同它,唯一不支持它的人群是工程師。”Hinckley笑言,“我們是不可知論者。大概這是我們曾經正式支持System C后來又放棄它轉而支持System Verilog的原因。 System C的問題之一是其為一種描述性語言,而不是今天所需要的那種可綜合語言。”

硬件仿真:Mentor Graphics積極介入的另一個領域

VStationPRO是 Mentor Graphics Vstation系列的第六代產品,可以進行1.6到120百萬門設計的RTL和門級驗證。它實現了設計在硬件設備上的自動劃分和綜合,成功地實現了軟硬件協同驗證和強大的分析、調試功能。總結其主要優勢包括仿真加速、代碼直接驗證和在線仿真。

“這就是系統仿真在系統有效性驗證方面的應用。常規的做法是在艱難地實現原型設計之前首先開發器件仿真裝置。你在仿真器上生成的東西可以是整個器件的多個原型設計,人們可以就此開始編寫驅動軟件,”Hinckley這樣描述硬件仿真器的作用,“還有一個最傳統的應用,也就是驗證SoC。你已經生成了相應的SoC可編程邏輯器件,現在你可以開始測試編程。所以它可用在一個芯片的硬件有效性驗證上,用在軟件開發上,還可用在系統集成上。我們有機會提供更多的硬件產品。”

硬件仿真器可以應用到多種應用中。作為例子之一的是一些基站公司的多組件仿真,分析它們在一起的表現怎么樣,然后對整個基站的子系統進行分組測試,最后才是組建系統。在這種情況下它是一個系統測試設備。而對于SoC設計公司來說,仿真器可幫助他們進行半導體級驗證。按照 Mentor Graphics工程師的介紹,其驗證速度較采用純軟件仿真環境要快數千倍以上,甚至數萬倍。

2003年9月, Mentor Graphics與北京大學微處理器研究開發中心共同建立了“SoC硬件仿真與驗證中心”。

給中國的IC產業把脈

“我預計今后五年中國的晶圓代工業可能會雇用更多的人才,產生更大的收益,需要更多的資本投資,而且出口會更多。就我目前看到的電子制造業來說,中國最大的單項投資在晶圓代工業。從EDA世界的觀點看,中國有兩件事情非常令人感興趣:一件是目前大力發展、而且越來越重要的晶圓代工業,另一件就是系統級芯片。”Hinckley說。

“我不認為集成電路設計目前在中國很熱,應該還處在投石問路的階段,更多地是在參照和學習別人的技術,而且事實上很少能進入商業化生產,” Hinckley這樣認為,“中國主要在做和微米設計。這時不存在需要解決的具體EDA設計問題,因為它們十年前就已經解決了。”

“只就單芯片來說,做一項復雜設計需要200到600人。這個話題歸結到我為什么認為中國正在進行大量的探索工作,就集成電路設計來說,沒有人愿意冒大風險,即使在美國和歐洲,那里有一些資產達數十億美元的知名公司,他們也無法承受很大的探索風險。我認為整個中國集成電路市場大約有5億美元的收益。這5億中的75%低于100萬美元。中國有三家大晶圓廠,在相對短的時間內,中國肯定會有集成電路設計的市場。”

在討論到什么在妨礙中國設計的商業化問題時, Hinckley認為風險投資是其中一大因素,“設計一個器件就需要2,000萬美元,更別提制造它了。美國的風險資金來自大公司,在歐洲則完全不同。中國的政府部門有可能會推出風險資金的舉措。”

“我們相信中國的IC設計將跟上趨勢,而進入這個市場的門票就是系統市場。一家集成電路設計公司要成功的話,方法之一就是和系統公司更緊密合作,規避所有的工藝技術風險。他們需要把兩者結合起來,這也是為什么美國的IC設計公司正在設計該類芯片的原因。”

擴展在華高等教育計劃

Mentor Graphics今年3月與中國教育部簽訂理解備忘錄,協助中國推動集成電路設計工程專才的培養,并推進整體行業發展。按照備忘錄要求,Mentor Graphics公司將向北京大學、清華大學、浙江大學等九所重點大學,包括提供領先EDA產品、培訓和支持,用于教授與IC設計學員的基礎理論教學。課程和培訓內容包括Mentor Graphics公司FPGA設計流程、模擬/混合信號和RF IC設計流程、物理驗證、可測試性設計以及面向系統設計和高速的PCB工具。

目前,中國超過40所大學在其日常課程或研究項目中采用了Mentor Graphics公司的工具。

作者:張毓波